Vaš brskalnik ne omogoča JavaScript!
JavaScript je nujen za pravilno delovanje teh spletnih strani. Omogočite JavaScript ali pa uporabite sodobnejši brskalnik.
Nacionalni portal odprte znanosti
Odprta znanost
DiKUL
slv
|
eng
Iskanje
Brskanje
Novo v RUL
Kaj je RUL
V številkah
Pomoč
Prijava
Testne strukture za simulacijo digitalnih vezij
ID
KURMANŠEK, TOMAŽ
(
Avtor
),
ID
Trost, Andrej
(
Mentor
)
Več o mentorju...
PDF - Predstavitvena datoteka,
prenos
(3,12 MB)
MD5: E4F6C0EF089FC0D550F7086BF8871882
PID:
20.500.12556/rul/b30bd4cb-198b-4f79-902e-3138ff5c31cf
Galerija slik
Izvleček
Za simulacijo digitalnih vezij se uporabljajo različni pripomočki. Kot eden najučinkovitejših orodij, se je pokazala testna struktura. Za opis testnih struktur in modelov vezij se uporablja različne jezike. Kot najbolj pogosto uporabljena sta VHDL in Verilog. Te jezike uporabljamo takrat, ko postane vezje kompleksno in shematski opis ni več primeren. Vezja se med seboj razlikujejo in naloga zajema različna vezja. Z njimi se predstavi različne načine pisanja testnih struktur. Ker je največja razlika med vezji glede načina delovanja, je ločeno predstavljen potek in razlika simulacije kombinacijskih in sekvenčnih gradnikov. Kako se tesna struktura lahko razvije in kaj omogoča, je podrobno prikazano pri testiranju serijskega vmesnika RS232.
Jezik:
Slovenski jezik
Ključne besede:
testna struktura
,
VHDL
,
kompleksna vezja
,
sekvenčna vezja
,
RS232
Vrsta gradiva:
Diplomsko delo
Organizacija:
FE - Fakulteta za elektrotehniko
Leto izida:
2016
PID:
20.500.12556/RUL-85501
Datum objave v RUL:
15.09.2016
Število ogledov:
1926
Število prenosov:
266
Metapodatki:
Citiraj gradivo
Navadno besedilo
BibTeX
EndNote XML
EndNote/Refer
RIS
ABNT
ACM Ref
AMA
APA
Chicago 17th Author-Date
Harvard
IEEE
ISO 690
MLA
Vancouver
:
Kopiraj citat
Objavi na:
Sekundarni jezik
Jezik:
Angleški jezik
Naslov:
Testbenches for digital circuit simulation
Izvleček:
There are different accessories which are used to simulate digital circuits. A test bench is one of the most effective tools. Different languages are used for a description of the test benchs and models of circuits. The most commonly used are VHDL and Verilog. These languages are used when the circuit becomes complex and schematic description is no longer appropriate. Circuits differ from each other. The thesis contains various circuits which are used to present different ways of writing the test benches. The biggest difference between the circuits is the mode of working hence the course and the difference in simulation of combinational and sequential blocks are separately presented. How the test bench can be developed and what it offers is shown in detailed examples of the serial interface RS232.
Ključne besede:
test bench
,
VHDL
,
complex circuits
,
sequential circuits
,
RS232
Podobna dela
Podobna dela v RUL:
Podobna dela v drugih slovenskih zbirkah:
Nazaj