Digitalno-analogni pretvorniki (DAC) predstavljajo temeljne gradnike sodobnih elektronskih sistemov, zlasti v aplikacijah visoko zmogljive komunikacije, obdelave signalov ter merilnih sistemov.
Z naraščajočo ločljivostjo DAC postajajo njihove arhitekture vse kompleksnejše, kar posledično povečuje zahteve glede natančne simulacije, verifikacije in celovitega vrednotenja zmogljivosti. Posledično lahko simulacije trajajo več dni ali celo mesecev, kar bistveno upočasnjuje iteracije načrtovanja, podaljšuje razvojni cikel ter otežuje pravočasno zaznavanje in odpravljanje napak v zasnovi. Poseben izziv predstavljajo Monte Carlo in kotne analize (angl. Corner analysis), saj zahtevajo veliko število simulacijskih zagonov, ki brez ustrezne optimizacije hitro postanejo računsko nepraktični.
Eden ključnih vidikov karakterizacije DAC je analiza linearnosti, ki jo določata diferencialna nelinearnost (DNL) in integralna nelinearnost (INL). Konvencionalni pristop temelji na izčrpnem pregledu vseh vhodnih kod, kar pri visokoločljivostnih DAC vodi v eksponentno rast števila potrebnih simulacij. Ta problem je še posebej izrazit pri statističnih analizah teh parametrov, kjer se število simulacij dodatno poveča zaradi variacij procesnih parametrov in delovnih pogojev. Zaradi tega se v zadnjem času vse bolj razvijajo metode za pospeševanje simulacij in zmanjševanje računske zahtevnosti, ob hkratnem ohranjanju visoke stopnje natančnosti rezultatov.
Magistrsko delo predstavlja celovito analizo 16-bitnega segmentiranega uporovnega DAC tipa Kelvin–Varley, ki je realiziran kot kombinacija dveh uporovnih verig. Obravnavana arhitektura je razdeljena na MSB in LSB del, kjer MSB del vsebuje 7 bitov in LSB del 9 bitov. Referenčna napetost se najprej razdeli na 128 diskretnih nivojev, ki se nato preko operacijskih ojačevalnikov uporabijo kot referenčne napetosti za LSB del, kjer se dodatno razdelijo na 512 nivojev. Takšna segmentacija omogoča kompromis med natančnostjo, kompleksnostjo vezja in porabo energije.
Načrtovanje, implementacija in analiza DAC so izvedeni v okolju Cadence Virtuoso, ki predstavlja eno izmed najpogosteje uporabljenih orodij za načrtovanje analognih, mešano-signalnih in RF integriranih vezij.
Razvita je strukturirana metodologija, ki zajema celoten potek načrtovanja, od začetnih specifikacij in blokovnih diagramov, preko shematskega načrtovanja in priprave testnih vezij (angl. testbench), do nastavitve simulacij, vrednotenja zmogljivosti ter obravnave postavitve (angl. layout). Izvedene so DC, prehodne in šumne analize, pri čemer so uporabljeni ustrezno definirani merilni izrazi. Analiza je dodatno razširjena s statistično verifikacijo, ki vključuje Monte Carlo in kotne analize, kar omogoča oceno robustnosti vezja v različnih procesnih in okoljskih pogojih.
DC analiza pokaže, da je glavni vzrok za poslabšanje DNL in INL karakteristik omejen vhodni delovni razpon operacijskih ojačevalnikov, ki ne omogoča delovanja pod približno 12,3 mV. Ta omejitev povzroči odstopanja od idealnega linearnega odziva, zlasti v območju nizkih vhodnih kod. Rezultati DNL dodatno razkrivajo prisotnost izrazitih koničastih odstopanj (angl. spikes), ki izhajajo iz segmentirane arhitekture DAC (7-bitni MSB in 9-bitni LSB del). Ta se pojavljajo pri prehodih med MSB segmenti, torej pri kodah, ki so večkratniki 512. Diskontinuitete na mejah segmentov skupaj z neujemanja v stikalnih upornostih ter nepopolnim skaliranjem med MSB in LSB uporovnima verigama, povzročajo lokalno poslabšanje linearnosti.
Pozornost je namenjena tudi prehodni analizi, saj je znano, da so segmentirani uporovni DAC najpočasnejši pri preklopih MSB segmentov, kjer se hkrati spremeni največje število bitov. Zato je analiza osredotočena na kritične prehode, pri katerih so določeni ključni dinamični parametri, kot so čas ustaljenja (angl. settling time), frekvenca osveževanja (angl. update rate) in pojav neželenih prehodnih pojavov (angl. glitch). Rezultati kažejo, da DAC najslabše deluje v začetnem območju vhodnih kod, približno med 0 in 1024. V tem območju se pojavljajo največji glitch-i, najdaljši čas ustaljenja in najnižja frekvenca osveževanja.
V nalogi so predstavljene tudi načrtovalske smernice za postavitev (angl. layout design intents), ki predstavljajo pomembno komunikacijsko orodje med načrtovalci vezij in inženirji postavitve (angl. layout engineers) ter omogočajo pravilno implementacijo načrtovanega vezja. Poseben poudarek je namenjen tehnikam ujemanja komponent (angl. matching techniques), ki zmanjšujejo vpliv procesnih variacij ter izboljšujejo linearnost in stabilnost delovanja.
Izvedena je tudi primerjava delovanja DAC v dveh različnih tehnologijah: večjem zastarelem tehnološkem procesu v eni polprevodniški livarni in manjšem procesu v drugi livarni. Kljub nespremenjenim dimenzijam tranzistorjev se zaradi razlik v modelih naprav, mobilnosti nosilcev, pragovnih napetostih in parazitskih pojavih obnašanje vezja razlikuje, kar se odraža tudi v rezultatih simulacij. Analiziran je vpliv teh razlik na celotno zmogljivost DAC, vključno z delovanjem operacijskih ojačevalnikov v obeh tehnologijah.
Natančnost simulacijskih rezultatov je dodatno odvisna od izbire modelov naprav ter simulacijskega jedra, kjer obstaja kompromis med hitrostjo simulacije in natančnostjo rezultatov. V ta namen je analizirana zmogljivost različnih simulacijskih jeder orodja Cadence Spectre (Spectre, Spectre X (CX) in Spectre APS). Ugotovljeno je, da Spectre CX pri visokoločljivostnih DAC lahko povzroča numerične napake zaradi optimizacije za hitrost. Zato so bile dodatno raziskane nastavitve simulatorja, pri čemer je bil v okviru Spectre CX omogočen ročni nadzor tolerančnih parametrov. V ta namen je bila relativna toleranca prilagojena na vrednost 1 × 10-5. Dodatno so bile raziskane možnosti optimizacije Spectre APS, kjer je bil uporabljen konzervativni način (angl. conservative mode) v okviru opcije aps++, ter omogočeno večnitno izvajanje (angl. multithreading), ki omogoča izrabo več procesorskih jeder. Takšne nastavitve omogočajo izboljšano ravnovesje med natančnostjo in časom simulacije ter pohitrijo simulacije ob ohranjanju zanesljivih in numerično stabilnih rezultatov.
Ključni prispevek magistrskega dela predstavljata implementacija in prilagoditev metode ekstrapolirane rekonstrukcije z interpolacijo (ER + I) za učinkovito analizo linearnosti DAC. Metoda temelji na ideji, da je mogoče celotno izhodno karakteristiko rekonstruirati na podlagi omejenega števila simulacijskih točk z uporabo napetosti MSB segmentov in referenčnih napetosti LSB segmentov. V nasprotju s konvencionalnim pristopom, ki zahteva analizo vseh 2ⁿ vhodnih kod (npr. 65536 kod za 16-bitni DAC), metoda bistveno zmanjša število potrebnih simulacij na 2nMSB + 2nLSB, pri čemer ohranja visoko stopnjo natančnosti.
Metoda je dodatno prilagojena obravnavani arhitekturi z uvedbo uporabe dveh referenčnih MSB segmentov zaradi vpliva obnašanja operacijskih ojačevalnikov. Analizirane so tudi napake metode ter njihova primerjava z rezultati iz literature, kar omogoča določitev območja veljavnosti metode in pogojev za njeno zanesljivo uporabo. Implementacija metode v programskem okolju Python omogoča avtomatizacijo analize ter dodatno povečuje učinkovitost postopka.
Rezultati potrjujejo, da je mogoče z uporabo predlagane metode bistveno zmanjšati računsko zahtevnost analize, skrajšati čas simulacij ter omogočiti hitrejšo in učinkovitejšo verifikacijo visokoločljivostnih DAC. Predstavljeni pristop predstavlja razširljivo in prilagodljivo ogrodje, uporabno za širok spekter DAC arhitektur, pri čemer se lahko metode dodatno prilagodijo specifičnim značilnostim posamezne implementacije.
|
