11. Cevovodni procesor HIP v vezju FPGA z okoljem za razhroščevanjeDAVID LAPAJNE, 2016, undergraduate thesis Keywords: HIP, ANTLR, VHDL, zbirni jezik, prevajalnik, razčlenjevalnik, razhroščevalnik, FPGA
Full text (file, 825,95 KB) |
12. Razširitveno vezje za razvojno ploščo MiniZedTOMAŽ HEGEDIČ, 2021, master's thesis/paper Keywords: MiniZed, razširitvena plošča, razvojna plošča, FPGA, programirljiva logika, VHDL, VGA krmilnik, PWM, grafični spomin, večbarvna dioda, Zynq, I2C, predstavitveni program, strojni pomnilnik
Full text (file, 4,63 MB) |
|
|
15. DIGITALNI SISTEM ZA OBDELAVO VIDEO SLIKE Z MORFOLOŠKIMI OPERACIJAMIALEŠ VODA, 2016, master's thesis Keywords: digitalni sistem, morfološke operacije, erozija, razteg, gradient, sivinska slika, obdelava video slike, CMOS digitalni slikovni senzor, načrtovanje strojne oprema, tiskano vezje, spajkanje SMD elementov, FPGA, VHDL, zunanji pomnilnik
Full text (file, 24,01 MB) |
16. Krmilnik za matrični prikazovalnik s svetlečimi diodamiTINE SARAŽIN, 2016, undergraduate thesis Keywords: Ključne besede: matrični prikazovalnik, CPLD vezje, pomnilnik RAM, mikrokrmilnik, programiranje, vmesnik, načrtovanje vezij, VHDL, simulacija, testiranje.
Full text (file, 4,96 MB) |
17. Implementacija igre Tetris v vezju FPGAFEDJA BEADER, 2016, bachelor thesis/paper Keywords: tetris, tetrimino, strojna izvedba igre, končni avtomati, UNI-VGA, BDF, VGA, VHDL, FPGA
Full text (file, 872,40 KB) |
18. Generator kode VHDL za komunikacijski vmesnik WishboneSAŠA NOVAKOVIĆ, 2016, master's thesis/paper Keywords: generator programske kode, komunikacijski vmesnik, VHDL, Wishbone Slave, register, FIFO, RAM, IP komponenta, programirljivo integrirano vezje
Full text (file, 1,49 MB) |
19. Prevajalnik logičnih nivojevMIHA ČERV, 2017, master's thesis/paper Keywords: TTL, NIM, ECL, LVDS, FPGA, VHDL, DDS
Full text (file, 18,99 MB) |
|
