izpis_h1_title_alt

Razvoj polnilnih celic za integrirana vezja
ID JANKULOVSKA, VIKTORIJA (Avtor), ID Trost, Andrej (Mentor) Več o mentorju... Povezava se odpre v novem oknu

.pdfPDF - Predstavitvena datoteka, prenos (2,60 MB)
MD5: 942A7A0582B39DCE8FBD64C52998B677

Izvleček
V tem diplomskem delu je opisan postopek razvoja polnilnih celic, ki so del knjižnice celic. Celica deluje kot ločilni kondenzator in se uporablja za zapolnitev prostih mest na čipu. Narejena je v tehnologiji 180 nm proizvajalca TSMC. Uporabljene komponente so NMOS tranzistorji in MIM kondenzatorji. Tranzistorji so povezani kot kondenzatorji tako, da so ponor, substrat in izvor ozemljeni. Vrata tranzistorja so povezana na napajalno napetost. Najprej so podane zahteve, ki jih celica mora izpolniti za brezhibno delovanje. Podrobno je opisan postopek izbire komponent in njihove povezave ter njihova postavitev. Podani so rezultati izvedenih simulacij. V podjetju Renishaw d.o.o. bo ta celica uporabljena v enem izmed prihodnjih projektov.

Jezik:Slovenski jezik
Ključne besede:celica, ločilni kondenzator, zapolnitev mest, ASIC, Cadence Virtuoso
Vrsta gradiva:Diplomsko delo/naloga
Organizacija:FE - Fakulteta za elektrotehniko
Leto izida:2022
PID:20.500.12556/RUL-139376 Povezava se odpre v novem oknu
COBISS.SI-ID:120038659 Povezava se odpre v novem oknu
Datum objave v RUL:01.09.2022
Število ogledov:328
Število prenosov:88
Metapodatki:XML RDF-CHPDL DC-XML DC-RDF
:
Kopiraj citat
Objavi na:Bookmark and Share

Sekundarni jezik

Jezik:Angleški jezik
Naslov:Development of filler cells for integrated circuits
Izvleček:
The thesis describes the process of developing filler cells that are part of a cell library. The cell acts as decoupling capacitor and is used to fill the empty spaces on the chip. The cell provides spare devices for design changes on the chip. It is made in 180 nm technology by the manufacturer TSMC. The components used are NMOS transistors and MIM capacitors. The transistors are connected as capacitors so that the source, drain and substrate are grounded. The gate of the transistor is connected to the supply voltage. First are given the design requirements, which are needed for the cell to work without any errors. The process of selecting components, their connections and their layout is described in detail. The results of the performed simulations are given. The cells will be used in one of the future projects of the company Renishaw d.o o..

Ključne besede:cell, decoupling capacitor, filling spaces, ASIC, Cadence Virtuoso

Podobna dela

Podobna dela v RUL:
Podobna dela v drugih slovenskih zbirkah:

Nazaj