1 - 2 / 2 1 |
1. Zasnova in verifikacija procesorja za obdelavo signalov TADEJ MUROVIČ, 2017, master's thesis/paper Keywords: s816, RISC, cevljenje, CPE, SystemVerilog |
2. Večkanalni signalni generator na merilni napravi STEMlab MATIJA MAVSAR, 2018, master's thesis/paper Keywords: STEMlab, signalni generator, FPGA, SystemVerilog |