izpis_h1_title_alt

A systematic approach to configurable functional verification of HW IP blocks at transaction level
Nahtigal, Tomaž (Avtor), Puhar, Primož (Avtor), Žemva, Andrej (Avtor)

URLURL - Predstavitvena datoteka, za dostop obiščite http://dx.doi.org/10.1016/j.compeleceng.2012.05.006 Povezava se odpre v novem oknu
Jezik:Angleški jezik
Ključne besede:digitalna vezja, opis TLM, verifikacija vezij, digital circuits, TLM description, circuit verification
Vrsta gradiva:Delo ni kategorizirano (r6)
Tipologija:1.01 - Izvirni znanstveni članek
Organizacija:FE - Fakulteta za elektrotehniko
Leto izida:2012
Št. strani:str. 1513-1523
Številčenje:Vol. 38, no. 6
UDK:621.3:004
ISSN pri članku:0045-7906
DOI:10.1016/j.compeleceng.2012.05.006 Povezava se odpre v novem oknu
COBISS.SI-ID:9324116 Povezava se odpre v novem oknu
Število ogledov:396
Število prenosov:199
Metapodatki:XML RDF-CHPDL DC-XML DC-RDF
 
Skupna ocena:(0 glasov)
Vaša ocena:Ocenjevanje je dovoljeno samo prijavljenim uporabnikom.
:
Objavi na:AddThis
AddThis uporablja piškotke, za katere potrebujemo vaše privoljenje.
Uredi privoljenje...

Gradivo je del revije

Naslov:Computers & electrical engineering
Skrajšan naslov:Comput. electr. eng.
Založnik:Pergamon Press
ISSN:0045-7906
COBISS.SI-ID:577557 Povezava se odpre v novem oknu

Podobna dela

Podobna dela v RUL:
Podobna dela v drugih slovenskih zbirkah:

Komentarji

Dodaj komentar

Za komentiranje se morate prijaviti.

Komentarji (0)
0 - 0 / 0
 
Ni komentarjev!

Nazaj