20.500.12556/RUL-187041 Off-Chip PDN Modelling and Analysis of Vertical Power Delivery Networks for Logic on Memory Architectures Modeliranje in analiza napajalnega omrežja zunaj čipa za navpični dovod energije v arhitekturah logika na pomnilniku 3D heterogeneous integration is becoming one of the key emerging technologies for next generation high performance computing systems. It has emerged as a response to the continuous need to reduce system dimensions while increasing integration density and system performance. Technologies such as through silicon vias (TSVs) and hybrid bonding enable significantly higher interconnect densities, shorter communication paths, improved bandwidth and energy efficiency compared to conventional 2D and 2.5D integration approaches. However, these benefits also come with new power delivery challenges, as higher integration density leads to increasing current demand, higher power density and reduced voltage margins. As a result, the design of Power Delivery Networks (PDNs) becomes increasingly critical for maintaining power integrity. One of the main motivations behind this work is the development of a simulation environment that supports system technology co-optimization (STCO) by identifying important PDN related design constraints during early design exploration before proceeding to more detailed physical design. The framework addresses this need, as conventional commercial tools are generally less suitable for rapid exploration involving changes to the structure itself. It enables fast parametrization, automatic structure generation and shorter simulation times, making it feasible to evaluate a larger number of design configurations. The objective of this thesis is the development of a scalable, modular and configurable simulation framework for modelling and analysis of PDNs in heterogeneous 3D integrated systems, targeting the Logic on Memory architecture. Particular focus is placed on the off-chip interconnects that deliver power through the 3D stack. The framework is implemented in Python and enables fast generation of SPICE netlists, which are then simulated using the Spectre circuit simulator. It supports both dc operating point analysis for IR drop evaluation and ac analysis for impedance characterization. The off-chip interconnect models use realistic electrical parameters for TSVs, hybrid bonds and microbumps from a manufacturable interconnect set provided by imec. Interconnect models can be selected from the included database or defined using custom RLC values. The on-chip PDN is generated using BEOL metal stack parameters from imec's pathfinding n2 and a14 process technology, with support for frontside PDN (FSPDN) and backside PDN (BSPDN) configurations. The framework enables systematic variation of key design parameters related to geometry, technology parameters, load distribution, TSV connection arrangement and interconnects. In this work, representative case studies of Logic on Memory structures are analysed using the developed framework. The analysis investigates how PDN performance depends on key design parameters, including the number of stacked memory chiplets, the off-chip TSV connection arrangement, standard cell capacitance density and logic chiplet area. Their influence on IR drop and impedance behaviour is evaluated to identify the main parameters limiting PDN performance and the resulting design tradeoffs. Konvencionalno zmanjševanje dimenzij polprevodniške tehnologije postaja čedalje zahtevnejše in dražje. Napredna 3D heterogena integracija zato predstavlja enega ključnih pristopov za nadaljnjo minimizacijo elektronskih sistemov. Omogoča povezovanje ločeno izdelanih čipletov v sistem, kar zmanjšuje površino komponent, omogoča krajše medsebojne povezave in večje povezovalne gostote. Ključne tehnologije, ki to omogočajo, so silicijevi skozniki (TSV), hibridni spoji in mikrokrogljice. 3D heterogena integracija dobiva čedalje več pozornosti. Ena izmed njenih arhitektur je logika na pomnilniku (LoM), ki omogoča velike pasovne širine med računskim čipletom in pomnilnikom. Zaradi energijske požrešnosti ter časovno in prostorsko spremenljive porabe toka je zgodnje vrednotenje napajalnega omrežja ključnega pomena. Ta potreba predstavlja glavni motiv za razvoj skalabilnega, modularnega in konfigurabilnega simulacijskega okolja za modeliranje in analizo napajalnega omrežja arhitekture LoM že v zgodnji fazi načrtovanja, saj so konvencionalni pristopi komercialnih orodij za tovrstno vrednotenje manj primerni. Razvito simulacijsko okolje omogoča sočasno optimizacijo sistema in tehnologije (STCO) s prepoznavanjem ključnih omejitev napajalnega omrežja pred prehodom na podrobnejšo implementacijo. Pred pristopom k implementaciji smo opravili obsežen pregled literature. Dosedanje raziskave obsegajo raznolike pristope k modeliranju napajalnega omrežja. Te za določitev RLGC parametrov posameznih elementov uporabljajo tako analitične pristope kot komercialne 3D elektromagnetne simulatorje. Modele posameznih elementov povežejo v željeno strukturo, ciljne metrike pa izračunajo z matričnimi metodami ali SPICE simulatorji. Novejši članki se osredotočajo na vrednotenje konkretnih arhitektur ter primerjavo njihovega obnašanja, prednosti in omejitev. Tipični rezultati vključujejo IR padec, impedanco in časovne poteke električnih veličin. Večina raziskav obravnava 2.5D integracijo in pripadajoče povezovalne strukture, medtem ko je 3D integracija še precej manj raziskana. V magistrskem delu se zato osredotočamo na modeliranje in vrednotenje napajalnega omrežja arhitekture LoM kot ene izmed arhitektur 3D heterogene integracije. Kolikor nam je znano, doslej še nobena objavljena raziskava te arhitekture ne združuje analize IR padca in karakterizacije impedance. Simulacijsko okolje smo implementirali v jeziku Python in omogoča hitro generiranje SPICE netlist, ki se nato simulirajo s simulatorjem vezij Spectre. Okolje podpira analizo enosmerne delovne točke za vrednotenje IR padca in malosignalno analizo za karakterizacijo impedance. Posamezne dele napajalnega omrežja generira posebej kot podvezja in jih nato poveže skupaj v testbench datoteki. Takšna modularna zasnova omogoča neodvisno spreminjanje in ponovno uporabo podvezij, vključitev okolja v druga simulacijska okolja ter njegovo prilagoditev drugim arhitekturam. Povezovalni elementi zunaj čipa so implementirani kot RLC elementi, ki sestavljajo vertikalne stolpce in predstavljajo navpično dovajanje energije skozi sklad čipletov. Povezavo skozi en pomnilniški čiplet modeliramo s kombinacijo silicijevega skoznika in hibridnega spoja ali mikrokroglice. Modeli teh povezovalnih elementov uporabljajo realistične električne parametre iz nabora karakteriziranih in izdelovalno izvedljivih povezovalnih elementov, ki ga je zagotovilo podjetje imec. Modele je mogoče izbrati iz vključene zbirke podatkov ali jih določiti s poljubnimi RLC vrednostmi. Simulacijsko okolje izbrano fizično strukturo napajalnega omrežja na čipu neposredno pretvori v ekvivalentno netlisto na podlagi parametrov imecovih raziskovalnih procesnih tehnologij n2 ali a14. Kovinske povezave pretvori v povezovalne sekcije, sosednje kovinske plasti pa na mestih njihovega prekrivanja poveže z vijami. Posamezna povezovalna sekcija je predstavljena z RLC modelom. Najmanjša koraka kovinskih povezav v x in y-smeri določata enotsko celico. Ta predstavlja najmanjše območje modela, v katerem povprečno porabo standardnih celic modeliramo z enim ekvivalentnim tokovnim virom. Tokovno obremenitev določimo s kvadratnimi regijami. Dodelimo jim povprečno aktivno tokovno gostoto ali uvozimo karto porazdelitve toka iz zunanjega orodja za PnR. Vsaki enotski celici lahko pripišemo tudi gostoto kapacitivnosti, ki predstavlja intrinzično in dodano kapacitivnost standardnih celic. Višina enotske celice je določena z višino standardne celice, faktor razdrobljenosti pa nam omogoča zmanjšanje njene širine in s tem natančnejšo določitev lokacije največjega IR padca. Za pohitritev simulacije smo implementirali tudi abstrakcijski faktor, ki združuje sosednje kovinske povezave na posamezni plasti v ekvivalentne povezave, ustrezno preračuna upornosti kovinskih povezav, vij in tokovne obremenitve. Omogočena je uporaba konfiguracij napajalnega omrežja na sprednji (FSPDN) in hrbtni strani čipa (BSPDN). Simulacijsko okolje omogoča sistematično spreminjanje ključnih načrtovalskih parametrov, povezanih z geometrijo, tehnološkimi parametri, porazdelitvijo obremenitve, razporeditvijo vertikalnih stolpcev in izbiro povezovalnih elementov. Po uspešni simulaciji Spectre shrani neobdelane rezultate in simulacijski izpis v vnaprej določeno mapo, simulacijsko okolje pa rezultate avtomatsko obdela. Glede na začetne nastavitve lahko izbiramo med 2D in 3D izrisi barvnih kart IR padca, ki prikazujejo lokalna kritična območja na posameznih plasteh napajalnega omrežja na čipu in zunaj njega. Dodatno sta na voljo statistična analiza IR padca in analiza toka skozi posamezne vertikalne stolpce. Za izbrano lokacijo točkovne meritve impedance se izrišejo grafi impedance |Z| v omih [Ω] in decibelih [dB] ter fazni zasuk v odvisnosti od frekvence. Iz impedančnega poteka simulacijsko okolje odčita nizkofrekvenčno impedanco, prvo resonančno frekvenco, impedanco pri prvi resonančni frekvenci in širino prvega resonančnega vrha pri polovici višine nad nizkofrekvenčno uporovno ravnjo. Okolje prav tako podpira avtomatski parametrični prelet ter shranjuje rezultate, grafe in nastavitve simulacij za poznejšo primerjavo, prepoznavanje trendov in optimizacijo. Primerjalni rezultati se lahko prikažejo s stolpičnimi, raztresenimi, barvnimi 2D in 3D grafi. V izvedenih analizah se osredotočamo na povezovalne elemente zunaj čipa, ki navpično dovajajo energijo skozi 3D sklad čipletov. Uporabljamo skupni referenčni primer, kateremu sistematično spreminjamo ključne načrtovalske parametre. V treh analizah predstavljamo glavne trende vplivov na IR padec in impedančno karakteristiko kot tudi demonstracijo delovanja in sposobnosti simulacijskega okolja. V referenčnem primeru je izbrana konfiguracija BSPDN imecove n2 procesne tehnologije. V vseh štirih kovinskih plasteh izberemo 50 % izkoriščenost kovinskih povezav. V modelu je kot priključna plast napajalnega omrežja zunaj čipa določena tretja kovinska plast na hrbtni strani logičnega čipleta (BM3). Izbrali smo hibridne spoje za povezave med pomnilniškimi čipleti. V modelu napajalno napetost nastavimo na 0,7 V, lokacijo točkovne meritve impedance pa določimo v središču čipleta. Povezavam napajalnega dela zunaj čipa je namenjenih 5 % površine čipleta. Ob predpostavki, da je napajalni del napajalnega omrežja ekvivalenten ozemljitvenemu delu, generiramo in simuliramo le napajalni del. Povezavam celotnega napajalnega omrežja je tako namenjenih skupno 10 % površine čipleta. V prvem analiziranem primeru smo sistematično spreminjali število pomnilniških čipletov v 3D skladu od 8 do 24 in gostoto kapacitivnosti standardnih celic od 0 do 50 nF/mm². V modelu smo dimenzije logičnega čipleta nastavili na 200 µm × 200 µm, gostoto bremenskega toka pa na 10 A/mm². Obravnavali smo homogeno porazdeljeno in robno razporeditev vertikalnih stolpcev. Na barvnem prikazu IR padca so jasno razvidna območja z višjimi in nižjimi vrednostmi. Rezultati kažejo vzorec, ki je posledica smeri kovinskih povezav posameznih plasti. Kot pričakovano se IR padec povečuje s številom zloženih pomnilniških čipletov. Robna razporeditev povzroča višji IR padec in bistveno bolj neenakomerno porazdelitev toka med vertikalnimi stolpci. Impedančna krivulja je razkrila resonanco, katere frekvenca in višina vrha sta odvisni od prispevkov RLC parametrov vseh elementov. Z večjim številom pomnilniških čipletov in večjo kapacitivno gostoto standardnih celic se resonančna frekvenca pomakne proti nižjim frekvencam ter doseže kritična območja, tudi pod 1 GHz, kar je primerljivo s frekvencami takta. Impedanca prve resonančne frekvence sledi izpeljanemu približku |Z|=L/(RC). Z večanjem kapacitivne gostote standardnih celic se relativni porast resonančnega vrha nad nizkofrekvenčno uporovno ravnjo zmanjša in pri največjih gostotah pade pod 10 %. V drugem analiziranem primeru smo sistematično analizirali vpliv površine vseh čipletov v skladu, od 100 µm × 100 µm do 300 µm × 300 µm. Ponovno smo obravnavali homogeno porazdeljeno in robno razporeditev vertikalnih stolpcev. Pri IR padcu je razvidno, da površina pri homogeno porazdeljeni razporeditvi skoraj nima vpliva, medtem ko se pri robni razporeditvi s povečevanjem površine povečuje IR padec napajalnega omrežja na logičnem čipletu. To kaže, da igra razporeditev vertikalnih stolpcev zelo pomembno vlogo, saj njihove priključne lokacije določajo porazdelitev toka in dolžino tokovnih poti v napajalnem omrežju na čipu. Razviden je kompromis med doseganjem željenega IR padca in ohranjanjem neprekinjene površine za pomnilniške celice in druga funkcionalna vezja. Pri ohranjanju enake gostote vertikalnih stolpcev se nasprotna vpliva zmanjšanja efektivne induktivnosti in povečanja skupne efektivne kapacitivnosti približno izravnata, zato resonančna frekvenca ostaja približno nespremenjena. Na impedančnem grafu je jasno razvidno zniževanje resonančnega vrha s povečevanjem površine. Za ohranjanje enake gostote vertikalnih stolpcev jih je pri večjem čipletu potrebnih več. Njihova vzporedna vezava zmanjšuje efektivno induktivnost, njihove kapacitivnosti pa se seštevajo. Pomembno je omeniti, da simulacijsko okolje podpira predstavitev vseh modelov z RLC parametri, vendar je med izbranimi elementi induktivnost karakterizirana le za silicijeve skoznike. Rezultati kažejo, da uporovni prispevek napajalnega omrežja na logičnem čipletu duši resonanco. Kapacitivni prispevek dodatno zmanjšuje višino resonančnega vrha in pomika resonančno frekvenco proti nižjim frekvencam. V tretjem analiziranem primeru smo površino čipletov v skladu močno povečali na 10 mm × 10 mm, z namenom boljšega ovrednotenja pomembnosti razporeditve vertikalnih stolpcev in preverjanja skalabilnosti simulacijskega okolja. Homogeno porazdeljeni in robni razporeditvi smo dodali še gručasto razporeditev, ki predstavlja kompromis med IR padcem in ohranjanjem neprekinjene površine. Gostoto bremenskega toka smo znižali na 1 A/mm². Iz rezultatov je razvidno, da je pri večjih površinah potrebna optimizacija razporeditve vertikalnih stolpcev glede na položaj posameznih funkcionalnih blokov in njihovo tokovno porabo. Rezultati kažejo, da pri manjših površinah čipletov večjo težavo predstavlja dinamični padec napetosti, saj se lahko resonančni vrh pojavi v območju frekvenc takta in povzroči občutno povečanje impedance. Pri večjih površinah pa postane izrazitejši IR padec, na katerega močno vpliva razporeditev vertikalnih stolpcev. power delivery network (PDN) 3D heterogeneous integration Logic on Memory (LoM) IR drop impedance characterization TSV hybrid bonding SPICE Spectre Python simulation framework napajalno omrežje (PDN) 3D heterogena integracija logika na pomnilniku (LoM) IR padec karakterizacija impedance silicijev skoznik (TSV) hibridni spoj SPICE Spectre Python simulacijsko okolje true false false Angleški jezik Slovenski jezik Magistrsko delo/naloga 2026-09-08 13:55:01 2026-09-08 13:55:20 2026-09-09 04:22:29 0000-00-00 00:00:00 2026 0 0 0000-00-00 NiDoloceno NiDoloceno NiDoloceno 0000-00-00 0000-00-00 0000-00-00 1970-01-01 63328 Secko_Aljaz_-_Modeliranje_in_analiza_napajalnega_omrezja_zunaj_cipa_za_navpicni_dovod_energije_v.pdf Secko_Aljaz_-_Modeliranje_in_analiza_napajalnega_omrezja_zunaj_cipa_za_navpicni_dovod_energije_v.pdf 1 46C8F5A82E4663948A9C756C3017980E 1904e98b4806825a750676d701eb01909bc31d95563846bbbc6322438d886bb4 300d44c1-ab7c-11f1-8bc5-0050569b8976 https://repozitorij.uni-lj.si/Dokument.php?lang=slv&id=246474 Fakulteta za elektrotehniko 0 0 0