20.500.12556/RUL-159756 Towards smaller single-point failure-resilient analog circuits by use of a genetic algorithm Manjšanje analognih vezij odpornih na odpoved poljubne komponente z uporabo genetskega algoritma Failure-resilient analog circuits are difficult to design, but artificial intelligence can help crawl the topology solution space. Us-ing evolutionary computation-based topology synthesis we evolve analog arcus tangent computational circuits, resilient to any rectifying diode or resistor high-impedance single failure or removal. We encode analog circuit topologies as individuals with an upper-triangular incident matrix. Circuits are evolved using a combined technique utilizing parts of NSGA-II and PSADE, based on a special three-dimensional robustness function. We show that topology size for a failure-resilient circuit can be classes smaller than hand-made component-redundancy-based solutions. Our best failure-resilient topology comprises six diodes, three resistors, and a voltage offset source. Analogna vezja, ki so odporna na napake, je težko načrtovati. Pri prečesavanju prostora možnih topologij lahko pomaga umetna inteligenca. Z sintezo topologij, temelječi na evolucijskem algoritmu, smo razvili analogno računsko vezje za inverzni tangens, ki je odporno na visokoimpedančno okvaro posamezne komponente (diode ali upora) ali njene odstranitve. Topologija analognega vezja je v algoritmu zapisana v obliki zgornje-trikotne vpadne matrike. Vezja razvijemo z uporabo kombinirane metode z uporabo večkriterijskega optimizacijskega algoritma NSGA-II in PSADE, kjer je za usmerjanje sinteze razvita posebna tri-kriterijska funkcija robustnosti. V članku prikazujemo kako zmanjšati velikost topologije, odporne na odpoved komponente, na razrede manjšo velikost od ročno izdelanih robustnih topologij, ki temeljijo na redundanci posameznih komponent. Naš najboljši rezultat je analogno računsko vezje za inverzni tangens, ki je sestavljeno iz šestih diod, treh uporov in odmičnega napetostnega vira. analog circuits analog circuit synthesis circuit optimization failure-resilience circuit robustness analogna vezja sinteza analognih vezij optimizacija vezij odpornost na napake robustnost vezij true false true Angleški jezik Slovenski jezik Članek v reviji 2024-07-23 14:59:17 2024-07-23 14:59:23 2024-07-24 03:46:50 0000-00-00 00:00:00 2023 0 0 Str. 103-117 no. 2 Vol. 53 2023 0000-00-00 Zaloznikova Objavljeno apc 0000-00-00 0000-00-00 0000-00-00 621.3.049.7 0352-9045 10.33180/InfMIDEM2023.205 192963843 1539-5431-1-PB_(1).pdf 1539-5431-1-PB_(1).pdf 1 F2DD35C047439427EAD3037F5DD750A0 36f491ff9a53f19296bd6849a7e7282e44bbd5a0cf21a86e0d89b2c7fca313b8 d28cf4bd-48f3-11ef-8f74-0050569b8976 https://repozitorij.uni-lj.si/Dokument.php?lang=slv&id=187942 https://ojs.midem-drustvo.si/index.php/InfMIDEM/article/view/1539 1 4f0b35ed-48f3-11ef-8f74-0050569b8976 https://repozitorij.uni-lj.si/Dokument.php?lang=slv&id=187941 Fakulteta za elektrotehniko 0 0 0