20.500.12556/RUL-155390 Načrtovanje podvojevalnika napetosti v tehnologiji CMOS Voltage doubler design in CMOS technology Generacija napetosti nad napajalno napetostjo je pogosta zahteva pri načrtovanju integriranih vezij, saj je potrebna za pravilno delovanje trajnih pomnilnikov, komunikacije in senzorjev. V tej nalogi obravnavamo načrtovanje kapacitivnega podvojevalnika napetosti oziroma črpalke naboja v tehnologiji CMOS za majhna bremena. V nalogi so predstavljene omejitve tehnologije, osnove kapacitivnih pretvornikov napetosti, ocenjena je primernost obstoječih topologij ter predstavljene predlagane spremembe izbrane topologije za višjo zanesljivost. Ker je v našem primeru izhod črpalke priključen na izhodni priključek čipa, se srečamo tudi z nevarnostjo poškodbe zaradi elektrostatične razelektritve (ESD), zato je bilo potrebno načrtati ustrezno zaščito. Kot zadnje, je k osnovni celici črpalke naboja dodana še regulacija, s katero lahko bolje nadziramo pridobljeno napetost, tudi v primeru variacije bremen in vhodne napetosti - tu so predstavljene različne metode regulacije ter primerjava njihovih prednosti in slabosti. Integrirano vezje črpalke naboja je bilo načrtano v 180 nm tehnologiji CMOS in je uporabljeno za generacijo zaporne napetosti polja fotodiod. Delovanje je bilo preverjeno s simulacijo v programskem paketu Cadence. Generating voltages above the main power supply is often a requirement in the circuit design, as it is needed for correct operation of non-volatile memory, communication or sensors. The thesis addresses the switched-capacitor voltage doubler (single stage charge pump) design for small loads, in CMOS technology. The thesis presents the current technology's limitations, describes basic switched-capacitor voltage converters, evaluates the known topologies and presents upgrades of the chosen topology to improve reliability. Because the charge-pump output is connected to an extrenal pin, it is exposed to electrostatic discharge (ESD) damage, therefore an ESD protection circuit was designed. In conclusion, the regulation of our basic charge pump cell was added for better output voltage control, and additionaly different regulation methods are presented and compared. The charge pump was designed in a 180 nm CMOS technology to generate sufficient photodiode array reverse bias voltage. Correct operation was verified with simulations in Cadence. CMOS črpalka naboja podvojevalnik napetosti ESD integrirano vezje ASIC CMOS charge pump voltage doubler ESD ASIC true false false Slovenski jezik Angleški jezik Magistrsko delo/naloga 2024-03-29 06:50:01 2024-03-29 06:50:07 2024-03-30 03:50:48 0000-00-00 00:00:00 2024 0 0 0000-00-00 NiDoloceno NiDoloceno NiDoloceno 0000-00-00 0000-00-00 0000-00-00 1970-01-01 62483 190883075 Barachini_Andrej_-_Nacrtovanje_podvojevalnika_napetosti_v_tehnologiji_CMOS.pdf Barachini_Andrej_-_Nacrtovanje_podvojevalnika_napetosti_v_tehnologiji_CMOS.pdf 1 B21E8E589EB63E61A33C8FBFA0783DAC a9988f7d5948b844120338e3c52e8e55bac7bf1843ece1b6490159d23cbe3c56 350e7bd2-ed90-11ee-b5ba-0050569b8976 https://repozitorij.uni-lj.si/Dokument.php?lang=slv&id=182254 Fakulteta za elektrotehniko 0 0 0