<?xml version="1.0" encoding="utf-8"?>
<Gradivo ID="100568" NadgradivoID="0" NRID="10920265" OceID="0" DomainUrl="https://repozitorij.uni-lj.si/" IzpisPolniUrl="https://repozitorij.uni-lj.si/IzpisGradiva.php?lang=slv&amp;id=100568" StOgledov="2623" StPrenosov="744" StOcen="0" VsotaOcen="0" DatumIzvoza="2026-10-06 16:23:28" OcenaSkupna="0" StPodgradiv="0" StudijskiProgramEvsID="1000316" JeIndeksirano="0" JeVecAvtorjev="0" DovoliZahtevkeZaDostop="0">
  <PID Url="http://hdl.handle.net/20.500.12556/RUL-100568">20.500.12556/RUL-100568</PID>
  <Naslov>Večkanalni signalni generator na merilni napravi STEMlab</Naslov>
  <Podnaslov></Podnaslov>
  <TujJezik_Naslov>Multichannel signal generator on STEMlab measurement device</TujJezik_Naslov>
  <TujJezik_Podnaslov></TujJezik_Podnaslov>
  <Opis>Za razvoj in raziskovanje je na področju elektrotehnike potrebna natančna
in zmogljiva merilna oprema. Naprava STEMlab podjetja Red Pitaya združuje
osciloskop in signalni generator z možnostjo programiranja FPGA vezja ter procesorja,
s čimer je mogoče napravo prilagoditi zahtevam uporabnika. Signalni
generator je v osnovi omejen na dva kanala, zato smo ga želeli nadgraditi in število
kanalov povečati. V magistrski nalogi je opisan postopek priprave naprave
in spreminjanja kode na različnih nivojih. Uspešno smo implementirali poljubno
število kanalov, omogočili aritmetične operacije med njimi in tudi dodali možnost
izbire vhodnih signalov kot operandov. Spremembe smo implementirali na nivojih
strojno opisnega jezika, API vmesnika in SCPI strežnika (jezika C ter Python).</Opis>
  <TujJezik_Opis>Precise and efficient measuring equipment is required for development and
research in the field of electrical engineering. The Red Pitaya STEMlab device
includes an oscilloscope and a signal generator with programmable FPGA and
processor so the device can be adapted to the requirements of the user. The
signal generator is originally limited to two channels, therefore we wanted to
upgrade it and increase the number of channels. This master’s thesis describes
the process of preparing the device and changing the code at various levels. We
successfully implemented an optional number of channels, included arithmetic
operations between them, and also added the option of selecting the input signals
as operands. We implemented the changes at the levels of hardware description
language, API interface and SCPI server (languages C and Python).</TujJezik_Opis>
  <KljucneBesede>
    <Beseda>STEMlab</Beseda>
    <Beseda>signalni generator</Beseda>
    <Beseda>FPGA</Beseda>
    <Beseda>SystemVerilog</Beseda>
  </KljucneBesede>
  <TujJezik_KljucneBesede>
    <Beseda>STEMlab</Beseda>
    <Beseda>signal generator</Beseda>
    <Beseda>FPGA</Beseda>
    <Beseda>SystemVerilog</Beseda>
  </TujJezik_KljucneBesede>
  <Potrjeno>true</Potrjeno>
  <JeZaklenjeno>false</JeZaklenjeno>
  <JeRecenzirano>false</JeRecenzirano>
  <Zaloznik></Zaloznik>
  <Izvor></Izvor>
  <Jezik ID="1060" ISO639-3="slv">Slovenski jezik</Jezik>
  <TujJezik ID="1033" ISO639-3="eng">Angleški jezik</TujJezik>
  <Povezave></Povezave>
  <Pokrivanje></Pokrivanje>
  <CasovnoPokritje></CasovnoPokritje>
  <AvtorskePravice></AvtorskePravice>
  <VrstaGradiva ID="mb22" DRIVER="info:eu-repo/semantics/masterThesis">Magistrsko delo/naloga</VrstaGradiva>
  <DatumVstavljanja>2018-03-29 10:10:03</DatumVstavljanja>
  <DatumObjave>2018-03-29 10:10:08</DatumObjave>
  <DatumSpremembe>2022-08-14 03:41:02</DatumSpremembe>
  <DatumTrajnegaHranjenja>0000-00-00 00:00:00</DatumTrajnegaHranjenja>
  <LetoIzida>2018</LetoIzida>
  <LetoIzidaDo>0</LetoIzidaDo>
  <KrajIzida></KrajIzida>
  <LetoIzvedbe>0</LetoIzvedbe>
  <KrajIzvedbe></KrajIzvedbe>
  <Opomba></Opomba>
  <StStrani></StStrani>
  <StevilcenjeNivo1></StevilcenjeNivo1>
  <StevilcenjeNivo2></StevilcenjeNivo2>
  <Kronologija></Kronologija>
  <Patent_Stevilka></Patent_Stevilka>
  <Patent_DatumVeljavnosti>0000-00-00</Patent_DatumVeljavnosti>
  <VerzijaDokumenta>NiDoloceno</VerzijaDokumenta>
  <StatusObjaveDrugje>NiDoloceno</StatusObjaveDrugje>
  <VrstaStroskaObjave>NiDoloceno</VrstaStroskaObjave>
  <DatumPoslanoVRecenzijo>0000-00-00</DatumPoslanoVRecenzijo>
  <DatumSprejetjaClanka>0000-00-00</DatumSprejetjaClanka>
  <DatumObjaveClanka>0000-00-00</DatumObjaveClanka>
  <EmbargoDo>1970-01-01</EmbargoDo>
  <VrstaEmbarga ID="1" Naziv="Takojšnja javna objava" OpenAIREDostop="openAccess"></VrstaEmbarga>
  <Osebe>
    <Oseba ID="78582" Ime="MATIJA" Priimek="MAVSAR" AltIme="" VlogaID="70" VlogaNaziv="Avtor" ConorID="" Afiliacija="" ArrsID="0" ORCID=""></Oseba>
    <Oseba ID="28887" Ime="Andrej" Priimek="Trost" AltIme="" VlogaID="991" VlogaNaziv="Mentor" ConorID="" Afiliacija="" ArrsID="0" ORCID=""></Oseba>
  </Osebe>
  <Identifikatorji>
    <Identifikator ID="16" Sifra="VisID" Naziv="VisID" URL="">40981</Identifikator>
  </Identifikatorji>
  <Relacije>
  </Relacije>
  <VerzijeGradiva>
  </VerzijeGradiva>
  <Datoteke>
    <Datoteka ID="110344" DatotekaNRID="10752668" NamenDatotekeID="2" NamenDatoteke="Predstavitvena datoteka" FormatDatotekeID="2" FormatDatoteke=".pdf" MIME="application/pdf" IkonaFormata="pdf.png" IkonaFormataPolniUrl="https://repozitorij.uni-lj.si/teme/rulDev/img/fileTypes/pdf.png" VelikostDatoteke="1968467" VelikostDatotekeKratko="1,88 MB" DatumVstavljanja="2018-03-29 10:10:09" JeZbrisana="false" JeJavnoVidna="true" JeIndeksirana="true" JeVidno="true" VidnoOd="01.01.1970" Zaporedje="0">
      <Naziv>Mavsar_Matija_-_Veckanalni_signalni_generator_na_merilni_napravi_STEMlab.pdf</Naziv>
      <OrgNaziv>Mavsar_Matija_-_Veckanalni_signalni_generator_na_merilni_napravi_STEMlab.pdf</OrgNaziv>
      <URL></URL>
      <Opis></Opis>
      <OpisTujJezik></OpisTujJezik>
      <UrlObdelave></UrlObdelave>
      <FrekvencaAzuriranjaID>1</FrekvencaAzuriranjaID>
      <Verzija></Verzija>
      <MD5>0F1E16A683416089711ABA62F702E161</MD5>
      <SHA256>0f180e9c3fccc2fc80ac4dc4cb0d487b24090de8f5bfdfca51196fafce4f5682</SHA256>
      <UUID>bef29f1e-a1b4-11eb-a523-00155dcfd717</UUID>
      <PID></PID>
      <PrenosPolniUrl>https://repozitorij.uni-lj.si/Dokument.php?lang=slv&amp;id=110344</PrenosPolniUrl>
      <Vsebine>
        <Vsebina TipVsebine="GoloBesedilo" JezikID="1060" Oznaka="" Dolzina="122483"></Vsebina>
      </Vsebine>
    </Datoteka>
  </Datoteke>
  <Organizacije>
    <Organizacija OrganizacijaID="27" Kratica="FE" ZavodEvsID="0000060" Logo="" LogoPolniUrl="https://repozitorij.uni-lj.si/teme/rulDev/img/logo/">Fakulteta za elektrotehniko</Organizacija>
  </Organizacije>
  <OrganizacijeVira>
  </OrganizacijeVira>
  <MetodeZbiranjaPodatkov>
  </MetodeZbiranjaPodatkov>
  <TipologijaDela ID="0" Koda="0" Naziv="Ni določena" SchemaOrg="CreativeWork"></TipologijaDela>
  <Ostalo>
    <StIrodsDatotek>0</StIrodsDatotek>
    <StDatotekPodTrajnimEmbargom>0</StDatotekPodTrajnimEmbargom>
    <StDatotekZOmejenimDostopom>0</StDatotekZOmejenimDostopom>
  </Ostalo>
</Gradivo>
