ZMANJŠANJE PREKLOPNEGA ŠUMA V SINHRONIH DIGITALNIH VEZJIH NA OSNOVI RAZPOREJANJA SIGNALA URETRIFKOVIĆ, MARIO (Avtor) Strle, Drago (Mentor) serijsko drevo urinega signalasinteza z izklapljanjem urematrika sosednostirazporeditveni algoritemgenetski algoritemlatenčni registerkarakterizacija digitalnih celicSinhrona vezja, sintetizirana s standardnimi orodji, povzročajo velike konice napajalnega toka zaradi velikega števila sočasnih preklopov ob aktivnem prehodu urinega signala. To lahko povzroča presluhe, lokalne padce napetosti in nihanja na napajalnih žicah. Pri izdelavi preciznih mešanih sistemov to prestavlja velik problem zaradi motenj v delovanju nizkošumne analogne elektronike, ki je integrirana skupaj z digitalnim procesorjem signalov. V takšnih sistemih digitalna vezja večinoma vsebujejo različne filtre, pogosto z velikimi podatkovnimi besedami z dolžino preko 32 ali več bitov. Po drugi strani je hitrost pretoka obdelanih podatkov relativno nizka zaradi fizičnih omejitev analogne elektronike in senzorjev. V velikem številu sistemov na osnovi kemičnih ali elektro-mehanskih senzorjev ( MEMS) je izhodna pasovna širina podatkov z decimacijo omejena do ~150 Hz. Posledica tega je zelo veliko razmerje med amplitudo konice napajalnega toka in povprečno porabo digitalnega vezja, kar prestavlja lepo možnost za zmanjševanje preklopnega šuma na osnovi razporejanja urinega signala. Orodja za sintezo v tem smislu ne nudijo skoraj nobene podpore, saj so v celoti usmerjena v optimizacijo hitrosti, porabe moči in površine vezij. Naše delo je zato usmerjeno v zmanjševanje konic napajalnega toka z dodatnimi ukrepi, ki jih lahko uporabimo ob sodelovanju s standardnimi orodji za sintezo digitalnih vezij. V uvodnem poglavju je vključena kratka prestavitev znanih metod za odpravljanje preklopnega šuma. Prikazane prednosti in slabosti so odvisne od ciljev katerim sledimo pri izdelavi določenega sistema. V našem delu izhajamo iz predpostavke, da je hitrost obdelave signalov manj pomembna kot preklopni šum, ki nastaja zaradi istočasnih preklopov. Prav tako se omejimo izključno na tehnologijo CMOS, ker pri nizki hitrosti obdelave signalov omogoča najmanjšo porabo moči. V teh okoliščinah se najbolje izkaže metoda zamikanja urinega signala, kateri posvetimo pozornost v nadaljevanju poglavja. Prikazana problematika se izraža predvsem v potrebi po velikem številu zakasnilnih elementov in velikem številu potencialnih časovnih kršitev. V drugem poglavju podrobneje predstavimo zamikanje urinega signala in predlagamo rešitve prikazanih problemov. Za praktično uporabo je potrebno najprej rešiti problem kopičenja zakasnilnih celic, ki povzročajo povečanje porabe moči. Rešitev omogoča uporaba gonilnih celic signala ure v notranjosti registrov. Pri serijski razporeditvi signala ure vemo, da je signal na izhodu gonilnika obremenjen samo z enim vhodom (v naslednji, serijsko krmiljeni register), tako da lahko gonilnik v notranjosti registra uporabimo tudi kot gonilnik signala ure za naslednji register. S takim krmiljenjem lokalnih signalov ure ne pokvarimo strmine urinega signala znotraj registrske celice, posledično pa izločimo vse zunanje gonilnike ure, ki sicer lahko predstavljajo tudi do 30% porabe moči vezja. Za odpravljanje časovnih kršitev v vezju, ki nastanejo zaradi serijske razporeditve urinega signala, uporabimo latenčne registre, ki zakasnijo izhodni podatek za polovico periode ure. Ker taki registri porabijo več moči od navadnih registrov je smiselno njihovo število zmanjšati na najmanjše možno. Glavni namen tega dela je zato optimizacija števila latenčnih registrov ob predpostavki, da signal ure potuje serijsko v eni ali v večjem številu vej in pri tem zagotavlja sinhrono delovanje vezja brez časovnih kršitev. V tretjem poglavju je opisana optimizacija razporeditve urinega signala, ki temelji na minimalni uporabi latenčnih registrov. Za primerno matematično obdelavo je najprej analiziran matematični model sinhronega digitalnega vezja. Nato so predstavljene razne metode za optimalno razporeditev urinega signala. Predlagani optimizacijski problem je zaradi svoje specifičnosti mogoče prevesti v zmanjševanje zgornje pasovne širine matrike sosednosti. Ta je dosti hitrejši od klasičnih načinov, ker ni potrebno računanje časovnih razmer ob vsaki iteraciji. Iskanje rešitev smo dosegli na več načinov. V prvem načinu predlagamo algoritem za zmanjševanje pasovne širine na osnovi najmanjše stopnje vozlišča, tako da algoritem deluje samo na zgornji trikotni polovici matrike. Z uporabo genetskega algoritma dosežemo bistveno boljše rezultate na račun daljšega časa iskanja optimalne rešitve. V tretjem načinu smo iskali rešitev za sintezo s tehniko izklapljanja urinega signala na osnovi genetskega algoritma. Prestavljena je tudi uporaba algoritma z upoštevanjem znanih večcikličnih poti, s katerimi sprostimo časovne omejitve v vezju in je mogoče razporejanje urinega signala preko več ciklov. Na koncu je predstavljena tudi možnost uporabe predlagane metode pri vezjih z vgrajenimi testnimi strukturami. Četrto poglavje opisuje vključitev predlaganih algoritmov v standardna načrtovalska orodja. Uporaba načrtovalskih orodij je zelo pomembna, saj vsebujejo razne analizatorje za preverjanje časovne ustreznosti in funkcionalnosti vezja in omogočajo prenosljivost rezultatov. Posebne izvedbe celic smo zato ustrezno karakterizirali in vključili v knjižnice na osnovi standardnih zapisov, kot so HDL model v jeziku Verilog, časovni model NLDM in datoteka s fizičnim opisom LEF. Izdelali smo tudi generator matrike sosednosti, ki posreduje vse potrebne podatke za izvajanje optimizacijskih algoritmov. Pri običajni uporabi orodij namreč vsi podatki iz notranjih podatkovnih struktur niso dosegljivi in jih moramo dosegati posredno, s pomočjo ukaznega jezika TCL. V petem poglavju smo predstavili primerjalne rezultate tokovnih konic med različnimi sintezami. Naše metode smo preizkušali na nekaterih standardnih testnih vezjih ISCAS89 in ISCAS99. Eno izbrano vezje smo tudi podrobno analizirali ter opisali optimizacijski postopek z vmesnimi rezultati.20162016-03-31 14:45:02Doktorsko delo/naloga81188VisID: 35069COBISS_ID: 11332948sl