Testiranje naprave za zbiranje blokirnih signalovBOGATAJ, JANKO (Avtor) Žemva, Andrej (Mentor) testirana napravasimulatorsimulacijska datotekaLabVIEWFPGASET signaliCHECK signaliTime OutSimulator za testiranje naprave, ki zbira blokirne signale, je narejen v dveh izvedbah. Prva izvedba omogoča testiranje naprave na avtomatiziran način, druga pa na ročni način. Zgradba in delovanje teh dveh verzij je zelo podobna. Največjo razliko občuti uporabnik, ki uporablja uporabniški vmesnik oziroma čelno ploščo simulatorja. Napravo, ki jo želimo testirati, je potrebno priključiti na simulator preko vhodno-izhodnih priključkov FPGA kartice simulatorja, serijski port naprave pa na kontroler, kjer poteka programski del simulatorja. Simulator je implementiran v programskem okolju LabVIEW. Kako bo potekalo avtomatsko testiranje, je določeno v simulacijski datoteki, ki jo operater izbere pred pričetkom simulacije. Simulator je sposoben generirati signale štirih vrst: visok logični nivo, nizek logični nivo, viski pulz, nizek pulz. Razdeljen je na dva dela. Programski del in FPGA del.20142014-11-06 12:35:01Diplomsko delo/naloga30002VisID: 27804sl