Načrtovanje in izvedba 32-bitnega procesorja RISC-V s podporo realnočasovnemu operacijskemu sistemuJamšek, Urh (Avtor) Bulić, Patricio (Mentor) RISC-VRV32IMCFPGAcevovodFreeRTOSSystemVerilogvodilo AXI4Odprta ukazna arhitektura RISC-V je zaradi modularnosti in prosto dostopne specifikacije postala privlačna osnova za izdelavo lastnih procesnih enot. Zmožnost izvajanja ukazov pa procesorja še ne naredi uporabnega za reševanje konkretnih problemov; za to sta potrebni večopravilnost in urejen dostop do vhodno-izhodnih naprav, kar zagotovi operacijski sistem. V diplomskem delu smo zato najprej ugotovili, katere strojne mehanizme zahteva realnočasovni operacijski sistem FreeRTOS — obravnavo pasti, kontrolno-statusne registre in časovnik —, nato pa iz primerjalne analize jeder SweRV EH1, CVA6 in biRISC-V izpeljali specifikacijo lastnega jedra. Izdelali smo 32-bitni cevovodni procesor po standardu RV32IMC_Zicsr s šeststopenjskim cevovodom, ločeno stopnjo za poravnavo stisnjenih ukazov, ukaznim predpomnilnikom, napovedovalnikom skokov in posredovanjem operandov. Jedro smo opisali v jeziku SystemVerilog in ga preverili z regresijo nabora riscv-tests ter ko-simulacijo z modelom Spike, nato pa ga prek vodila AXI4 vključili v sistem na čipu na razvojni plošči Nexys A7-100T. Nanj smo prenesli operacijski sistem FreeRTOS in izdelali demonstracijsko aplikacijo z več opravili.20262026-09-15 12:05:03Diplomsko delo/naloga187856VisID: 39031sl