Generiranje vektorske kode za arhitekturo RISC-VZupančič Muc, Marko (Avtor) Slivnik, Boštjan (Mentor) prevajalnikvektorski registrivektorski ukazivektorska razširitevparalelizemSIMDRISC-VRVVV diplomski nalogi je predstavljena razširitev prevajalnika za programski jezik Lang24, ki omogoča avtomatično pretvorbo zank v vektorsko obliko. S tem izboljšamo izrabo vzporednega procesiranja, ki ga podpirajo sodobni procesorji. Zanimajo nas predvsem vektorske razširitve, kot jo najdemo v od- prti arhitekturi RISC-V, ki vpelje vektorske registre in ukaze. Ti omogočajo čisto vzporedno izvajanje enega ukaza nad več podatki. Razširitev je tako sposobna opravljati cevovodno izvajanje na ukazni in podatkovni ravni. Razvili smo prevajalnik, ki omogoča programerjem, da s preprostim ozna- čevanjem zank aktivirajo vektorsko optimizacijo, ne da bi se morali ukvarjati z nizkonivojskim programiranjem ali z uporabo knjižnic, ki lahko otežijo razvoj programske rešitve. Glavni problem je v podatkovnih odvisnostih med operacijami znotraj zanke. Podatkovne odvisnosti pomenijo, da ena iteracija zanke lahko zahteva rezultate prejšnje iteracije, kar preprečuje, da bi bile iteracije izvedene vzporedno. Analiza znak se opravi z uporabo odvisnostnih testov. Po analizi odvisno- sti prevajalnik zgradi odvisnostni graf, ki ga uporabi za generiranje vektorske kode, optimizirane za procesorje arhitekture RISC-V z vektorsko razširitvijo. Končni rezultat je zbirna koda, ki maksimizira učinkovitost izvajanja in upo- raba procesorskih virov.20242024-10-14 12:07:55Diplomsko delo/naloga163934VisID: 37674COBISS_ID: 214844163sl