<?xml version="1.0"?>
<metadata xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance" xmlns:dc="http://purl.org/dc/elements/1.1/"><dc:title>Generično vzporedno in sekvenčno digitalno sito na merilni napravi STEMlab</dc:title><dc:creator>KOKALJ,	JERNEJ	(Avtor)
	</dc:creator><dc:creator>Trost,	Andrej	(Mentor)
	</dc:creator><dc:subject>STEMlab</dc:subject><dc:subject>FPGA</dc:subject><dc:subject>Red Pitaya</dc:subject><dc:subject>Zynq</dc:subject><dc:subject>vzporedno in sekvenčno digitalno sito</dc:subject><dc:subject>digitalno sito FIR</dc:subject><dc:subject>DSP</dc:subject><dc:description>Signali so v digitalnem svetu zelo pomembni, saj z njimi prenašamo informacije med različnimi sistemi, nadzorujemo različne protokole, delovanja sistemov, izvajamo različne operacije itd. Da pa lahko ti sistemi normalno delujejo, morajo biti ti signali primerno obdelani, idealno brez šuma, velikokrat pa tudi pretvorjeni v drug sporazumevalni protokol. V ta namen sem na vezju FPGA Zynq, ki je del merilne naprave STEMlab oz. Red Pitaya, implementiral kompleksno generično vzporedno in sekvenčno digitalno sito FIR. Z implementiranim modulom lahko uporabnik preko enostavne aplikacije, ki se sporazumeva z napravo STEMlab, določa parametre delovanja, s katerimi se mu ni potrebno podrobneje seznaniti. Arhitektura modula je načrtovana z namenom izrabe vseh strojnih gradnikov tudi v primerih, ko je vzorčevalna frekvenca manjša od sistemske frekvence. S to arhitekturo je v vezju FPGA združena prednost paralelnosti struktur in sekvenčne obdelave signalov, ki smo je vajeni v klasični mikroprocesorski arhitekturi.</dc:description><dc:date>2018</dc:date><dc:date>2018-04-06 13:00:02</dc:date><dc:type>Magistrsko delo/naloga</dc:type><dc:identifier>100692</dc:identifier><dc:identifier>VisID: 41641</dc:identifier><dc:language>sl</dc:language></metadata>
