Cevovodni procesor HIP v vezju FPGA z okoljem za razhroščevanjeLAPAJNE, DAVID (Avtor) Bulić, Patricio (Mentor) HIPANTLRVHDLzbirni jezikprevajalnikrazčlenjevalnikrazhroščevalnikFPGADiplomska naloga obsega implementacijo cevovodne centralne procesne enote imenovane hipotetični procesor (HIP), narejen po principih opisanih v knjigi [1]. Vsebuje logiko za premoščanje, seštevalnik števil zapisanih v plavajoči vejici. Dodan ima ukazni in podatkovni predpomnilnik. Preko razhroščevalne enote je mogoče brati vse splošnonamenske in vmesne registre v cevovodu HIP ter tako spremljati izvajanje poteka prevedenega programa. HIP se izvaja na FPGA čipu na razvojni ploščici Spartan 3E, kjer se nahaja podporno vezje za nadzor in komunikacijo. Zunanji program, napisan v Javi, je možno pognati na različnih operacijskih sistemih. V razhroščevalniku je možno pisati program v zbirnem jeziku. Vsebuje prevajalnik iz zbirnega v strojni jezik. Strojno kodo poganja tako, da v razhroščevalno enoto v HIP pošilja ukaze in podatke, ki so potrebni za izvajanje. Pri izvajanju se vsako urino periodo prebere vsebina registrov v CPE. Vidna je tudi vsebina glavnega pomnilnika in predpomnilnika.20162016-09-08 15:30:02Diplomsko delo84940sl