Implementacija in verifikacija stisnjene (C) razširitve na jedru RISC-VPariš, Tadej (Avtor) Pilipović, Ratko (Mentor) Vreča, Jure (Komentor) RISC-Vrazširitevstisnjeni ukaziOdprtokodna arhitektura nabora ukazov RISC-V je postala priljubljena izbira zaradi zmogljivosti, vsestranske uporabnosti, enostavne implementacije in razširljivosti. Ukazi v osnovni arhitekturi so v RISC slogu vsi enake velikosti, razširitev C pa uvaja stisnjene ukaze kot alternativo pogosto uporabljanim ukazom v osnovni arhitekturi, kar je zelo koristno pri povečanju gostote kode. Implementacija razširitve prinaša svojevrstne izzive: v sistemu s to razširitvijo se v programu in s tem v ukaznem pomnilniku pojavijo stisnjeni in nestisnjeni ukazi, kar pomeni, da ukazi v pomnilniku niso več poravnani na 32 bitov. V zasnovi moramo odstraniti domneve o poravnanosti in prilagoditi mehanizem prevzemanja ukazov na prepletanje ukazov različnih dolžin. RVJ1 je odprtokodno jedro RISC-V z zaporednim izvajanjem ukazov, ki implementira petstopenjski cevovod. Napisano je v jeziku SystemVerilog. V diplomskem delu je predstavljena implementacija stisnjene razširitve (C) na jedru RVJ1 in verifikacija te zasnove. Prevzemno stopnjo jedra smo prilagodili za uporabo s stisnjenimi ukazi z uporabo FIFO vrste za pomnjenje prevzetih podatkov ter kombinacijskega modula za razširitev stisnjenih ukazov v 32-bitne oblike. Zasnovo smo verificirali z uporabo simulacije (s pomočjo odprtokodnih programskih orodij na osnovi jezika Python) in RISC-V arhitekturnih testov. Po verifikaciji smo opravili sintezo zasnove in primerjalne teste ter rezultate analizirali. Pričakovano smo opazili, da se je površina jedra povečala, ugotovili pa smo tudi, da pri novi zasnovi ne pride do znatnega poslabšanja kritične poti. Poleg tega je pri primerjalnem preizkusu Coremark nova zasnova dosegla nekoliko boljši rezultat kot prvotna.20262026-09-11 14:40:01Diplomsko delo/naloga187594sl