<?xml version="1.0"?>
<rdf:RDF xmlns:rdf="http://www.w3.org/1999/02/22-rdf-syntax-ns#" xmlns:dc="http://purl.org/dc/elements/1.1/"><rdf:Description rdf:about="https://repozitorij.uni-lj.si/IzpisGradiva.php?id=186337"><dc:title>Strojni pospeševalnik za analizo booleovih modelov gensko regulatornih omrežij</dc:title><dc:creator>Ahačič,	Matej	(Avtor)
	</dc:creator><dc:creator>Moškon,	Miha	(Mentor)
	</dc:creator><dc:subject>Booleovi modeli</dc:subject><dc:subject>gensko regulatorna omrežja</dc:subject><dc:subject>FPGA</dc:subject><dc:subject>strojni pospeševalnik</dc:subject><dc:subject>atraktorji</dc:subject><dc:subject>Verilog</dc:subject><dc:description>Diplomsko delo obravnava razvoj strojnega pospeševalnika za
analizo booleovih modelov, ki se uporabljajo pri modeliranju gensko
regulatornih omrežij. Analiza takšnih modelov je zaradi eksponentne rasti
prostora možnih stanj pri večjih omrežjih računsko zahtevna, zato smo
raziskali možnost uporabe programirljivega vezja FPGA za pospešitev
iskanja atraktorjev.

Razvili smo avtomatiziran sistem, ki sprejme model v formatu
.bnet, iz njega generira specializirano kodo strojnega opisa v
jeziku Verilog ter jo s pomočjo orodja Vivado sintetizira in implementira
na razvojni plošči Nexys A7-100T. Za zaznavanje cikličnih in fiksnih
atraktorjev smo v strojni opremi uporabili Floydov algoritem
tortoise and hare, najdene atraktorje pa kanonizirali in
agregirali glede na njihove bazene. Rezultati analize se prek
serijskega vmesnika UART prenesejo na gostiteljski računalnik.

Pravilnost strojne izvedbe smo preverili z lastno referenčno implementacijo
v jeziku Python ter neodvisno z orodjem BoolNet. Sistem smo ovrednotili na
dveh bioloških modelih različnih velikosti. Pri modelu ErbB je bila FPGA
izvedba približno 100-krat hitrejša od lastne programske implementacije,
pri zahtevnejšem modelu apoptoze pa približno 133-krat hitrejša. Pri
slednjem je bila FPGA izvedba tudi približno 3,2-krat hitrejša od
orodja BoolNet ter je uspešno identificirala vseh 97 atraktorjev.

Rezultati kažejo, da je uporaba FPGA učinkovita za pospeševanje
analize sinhronih Booleovih omrežij srednje velikosti. Razvita rešitev
hkrati predstavlja osnovo za nadaljnje izboljšave, kot so paralelizacija
več analizatorjev, optimizacija pomnilniške organizacije in podpora večjim
modelom.</dc:description><dc:date>2026</dc:date><dc:date>2026-08-31 11:20:55</dc:date><dc:type>Diplomsko delo/naloga</dc:type><dc:identifier>186337</dc:identifier><dc:language>sl</dc:language></rdf:Description></rdf:RDF>
